1樓：
這個問題不是兩三句就能解釋清楚的。
verilog在工業界通用些，vhdl在大學較多。
個人覺得vhdl比較嚴謹，veriloghdl格式要求鬆一些。
hdl特別是verilog hdl得到在第一線工作的設計工程師的特別青睞，不僅因為hdl與c語言很相似，學習和掌握它並不困難，更重要的是它在複雜的soc的設計上所顯示的非凡效能和可擴充套件能力。
在學習hdl語言時，筆者認為先學習veriloghdl比較好：一是容易入門；二是接受verilog hdl**做後端晶片的積體電路廠家比較多，現成的硬核、固核和軟核比較多。
小析vhdl與verilog hdl的區別
學習完vhdl後覺得vhdl已非常完善,一次參加培訓時需學習verilog hdl,於是順便「拜訪」了一下verilog hdl，才發現，原來verilog hdl也是如此高深，懵懂中發現verilog hdl好像較之vhdl要多一些語句，是不是verilog hdl就要比vhdl高階些？
在此先對vhdl與verilog hdl的發展歷程作一個簡單的介紹。vhdl誕生於2023年。在2023年底，vhdl被ieee和美國國防部確認為標準硬體描述語言。
自ieee公佈了vhdl的標準版本，ieee-1076（簡稱87版)之後，各eda公司相繼推出了自己的vhdl設計環境，或宣佈自己的設計工具可以和vhdl介面。此後vhdl在電子設計領域得到了廣泛的接受，並逐步取代了原有的非標準的硬體描述語言。而verilog hdl是由gda(gateway design automation)公司的philmoorby在2023年末首創的，最初只設計了一個**與驗證工具，之後又陸續開發了相關的故障模擬與時序分析工具。
2023年moorby推出它的第三個商用**器verilog-xl,獲得了巨大的成功，從而使得verilog hdl迅速得到推廣應用。2023年cadence公司收購了gda公司，使得veriloghdl成為了該公司的獨家專利。2023年cadence公司公開發表了verilog hdl,併成立lvi組織以促進verilog hdl成為ieee標準，即ieee standard 1364-1995。
由於gda公司本就偏重於硬體，所以不可避免地verilog hdl就偏重於硬體一些，故verilog hdl的底層統合做得非常好。而vhdl的邏輯綜合就較之verilog hdl要出色一些。所以，verilog hdl作重強調積體電路的綜合，而vhdl強調於組合邏輯的綜合。
所以筆者建議，你作重於積體電路的設計，則只需verilog hdl就可以了，若你要進行大規模系統設計，則你就必須學習vhdl。
另外，學習過verilog hdl的朋友應該知道，verilog hdl很具有c語言的風格，不能說「所以」，但結果差不多，也具有c語言一樣的不嚴密性。所以在硬體電路設計時就得有相應的考慮
以上是我去年學數邏在網上查到的 希望對你有所幫助
2樓：匿名使用者
我剛來公司，公司用verilog語言，怎麼說呢，verilog語言和c語言挺接近的，而且大部分公司都用verilog語言。用vhdl應該少一些。
3樓：匿名使用者
自己的體驗，兩種語言的正真不同，我就不說了，網上能搜到很多答案。
看你具體應用吧，verilog 比較快入門，vhdl網上資源比較多，可以搜到很多原始碼，比如opencore之類的。夏宇聞的書很好
4樓：
還是學verilog hdl，用的廣一些。
fpga開發中的vhdl語言與verilog hdl語言那個好學？各有什麼優缺點？
5樓：
一般來說現在工作上用verilog和用vhdl都沒有硬性要求，而且現在的開發軟體都可以相容兩種語言共同開發。建議先學習verilog，因為比較容易上手，而且很靈活，基本上常用的電路都能描述出來，等到能靈活運用verilog之後，有時間的話也可以學一下vhdl，畢竟以後同事可能會有用vhdl的，一起開發除錯，有必要懂得這個。至於什麼優點缺點，其實各有千秋吧，不能簡單的說某個語言在某個方面有優勢。
具體還有什麼問題，可以追問
6樓：但行耕耘莫問收穫
我的理解：如果你學過c，那麼verilog hdl語言更容易上手，它們很相似的，如果沒有那這兩種語言都差不多，我一直用vhdl做專案，這種語言結構嚴謹，基本編譯通過就能生成電路，適合做大型的設計，而這些特點正是verilog hdl語言所欠缺的，再說語言只是一個工具，入門都比較容易，關鍵是你的邏輯思維能力，如何用語言去實現一些演算法
7樓：匿名使用者
相對來說，vhdl更加嚴謹、靈活性較差，但容易入手；verilog的話相對比較靈活，適合大型開發，但是在編譯時比不上vhdl。現在來說，學校教學一般使用vhdl，但是公司用的多的還是verilog。
建議初學者使用vhdl，學到一種嚴謹的習慣，再學verilog就相對簡單。
用VHDL設計一位數值比較器，用VHDL語言設計一個4位二進位制資料比較器，應該怎麼設計？
數值比較器 這個我能理解,謝謝 詳談,完整 用vhdl語言設計一個4位二進位制資料比較器，應該怎麼設計？設計一個8位比較器，用vhdl語言編，求大神指教，急求！用vhdl語言設計一個4位二進位制資料比較器 5 用vhdl語言設計一個16位二進位制資料比較器 110 library ieee use ...
VerilogHDL程式設計中,語句nb
b這個資料的a 1位和a位賦值給n，n是一個兩位的二進位制數 c語言中c a b,a b 1 什麼意思 逗號表示式的取值，是最右邊一個表示式的值 程式先計算逗號表示式最左邊的式子a b，計算結果沒有儲存，對a,b,c的取值沒有影響 a 1,b 2 然後計算a a 2,b 2 然後計算b 1 b 1 ...
請大神幫忙解釋，VerilogHDL語言
用普通語音的方式解釋一下程式執行的順序和規則 首先定義了一個字串指標陣列，最後一個指向的字串是 end 主函式呼叫displaynames顯示這個陣列指向的所有字串 不包括最後的那個end displaynames函式 判斷當前提供的字串指標指向的字串是否逗end地，如果是，直接返回，什麼也不做 否...